正确答案: D

idata<=B”21”

题目：在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。（）。

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[单选题]在VHDL中（）不能将信息带出对它定义的当前设计单元。

变量

[单选题]在EDA工具中，能完成在目标系统器件上布局布线软件称为（）。

适配器

[单选题]电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）下列方法中（）不属于面积优化。

流水线设计

[单选题]在VHD、L中用（）来把特定的结构体关联一个确定的实体，为一个大型系统的设计提供管理和进行工程组织。

C、综合

[单选题]基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是（）。

②④③①