在VHDL中（）不能将信息带出对它定义的当前设计单元。

【名词&注释】

功能模块(function module)、功能块(function block)、状态机(state machine)、关键步骤、速度快(fast)、另一种(another)

[单选题]在VHDL中（）不能将信息带出对它定义的当前设计单元。

A. 信号
B. 常量
C. 数据
D. 变量

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学习资料：

[单选题]下面数据中属于位矢量的是（）。

A. 4.2
B. 3
C. ‘1’
D. “11011”

[单选题]在VHDL中，语句”FORIIN0TO7LOOP”定义循环次数为（）次。

A. 8
B. 7
D. 1

[单选题]综合是EDA设计流程的关键步骤，在下面对综合的描述中，（）是错误的。

A. 综合就是把抽象设计层次中的一种表示转化成另一种^(another)表示的过程。
B. 综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。
C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。

[单选题]IP核在EDA技术和开发中占有很重要的地位，提供VHD、L硬件描述语言功能块，但不涉及实现该功能模块的具体电路的IP核为（）。

A. A、硬件IP
B. B、固件IP
C. C、软件IP
D. D、都不是

[单选题]下列状态机的状态编码，方式有“输出速度快^(fast)、难以有效控制非法状态出现”这个特点。（）

A. A、状态位直接输出型编码
B. B、一位热码编码
C. C、顺序编码
D. D、格雷编码

[单选题]VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库（）。

A. A、IEEE库
B. B、VITAL库
C. C、STD库
D. D、WORK工作库

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