在VHDL中，可以用语句（）表示检测clock下降沿。

【名词&注释】

大小写

[单选题]在VHDL中，可以用语句（）表示检测clock下降沿。

A. clock’event
B. clock’eventandclock=’1’
C. clock=’0’
D. clock’eventandclock=’0’

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学习资料：

[单选题]1987标准的VHDL语言对大小写是（）。

A. 敏感的
B. 只能用小写
C. 只能用大写
D. 不敏感

[单选题]在VHDL中，为定义的信号赋初值，应该使用（）符号。

A. =：
B. =
C. ：=
D. <=

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