VHDL常用的库是（）。

【名词&注释】

控制电路(control circuit)、组合逻辑电路(combinational logic circuit)、时序逻辑电路(sequential logic circuit)、不完整(incomplete)

[单选题]VHDL常用的库是（）。

A. IEEE
B. STD
C. WORK
D. PACKAGE

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学习资料：

[单选题]不完整^(incomplete)的IF语句，其综合结果可实现（）。

A. 时序逻辑电路
B. 组合逻辑电路
C. 双向电路
D. 三态控制电路

[单选题]执行QuartusII的（）命令，可以对设计电路进行功能仿真或者时序仿真．

A. CreateDefaultSymbol
B. StartSimulation
C. CompilerD.TimingAnalyzer

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