不完整的IF语句，其综合结果可实现（）。

【名词&注释】

部分和(partial sum)、控制电路(control circuit)、组合逻辑电路(combinational logic circuit)、时序逻辑电路(sequential logic circuit)、参数表(parameter list)、不完整(incomplete)

[单选题]不完整^(incomplete)的IF语句，其综合结果可实现（）。

A. 时序逻辑电路
B. 组合逻辑电路
C. 双向电路
D. 三态控制电路

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[单选题]在VHD、L语言中，下列对进程（PROC、ESS）语句的语句结构及语法规则的描述中，不正确的是（）

A. A、PROC、ESS为一无限循环语句敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B、敏感信号参数表^{(parameter list)}中，不一定要列出进程中使用的所有输入信号C、进程由说明部分、结构体部分、和敏感信号三部分组成D、当前进程中声明的变量不可用于其他进程

[单选题]在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是（）。

A. A、PROCESS为一无限循环语句
B. B、敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动
C. C、当前进程中声明的变量不可用于其他进程
D. D、进程由说明语句部分、并行语句部分和敏感信号参数表^{(parameter list)}三部分组成

[单选题]嵌套的IF语句，其综合结果可实现（）。

A. 条件相与的逻辑
B. 条件相或的逻辑
C. 条件相异或的逻辑
D. 三态控制电路

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