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- 下面数据中属于位矢量的是()。EDA的中文含义是()。在一个VHDL设计中Idata是一个信号,数据类型为std_logic_vector,试指出下面那个赋值语句是错误的。()。在VHDL中,含WAIT语句的进程PROCESS的括弧中()再加敏感
- 下面数据中属于实数的是()。综合是EDA设计流程的关键步骤,在下面对综合的描述中,()是错误的。下列4个VHDL标识符中正确的是:()。对利用原理图输入设计方法进行数字电路系统设计,应采用()方式.4.2#
3
‘1’
“1
- 关于VHDL数据类型,正确的是()。下列标识符中,()是不合法的标识符。数据类型不同不能进行运算
数据类型相同才能进行运算
数据类型相同或相符就可以运算
运算与数据类型无关#State0
9moon#
Not_Ack_0
signal
- 下列对进程(PROC、ESS)语句的语句结构及语法规则的描述中,不正确的是()VHDL语言共支持四种常用库,其中哪种库是用户的VHDL设计现行工作库()。对利用原理图输入设计方法进行数字电路系统设计,下面说法是不正确的
- 如果a=1,b=1,则逻辑表达式(aXORb)OR(NOTbANDa)的值是()。电子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化)及提高运行速度(即速度优化),下列方法()不属于面积优化。下列状态机的状态编码,方
- 可以不必声明而直接引用的数据类型是()。下面既是并行语句又是串行语句的是()。状态机编码方式中,其中()占用触发器较多,但其简单的编码方式可减少状态译码组合逻辑资源,且易于控制非法状态。STD_LOGIC
STD_LOG
- 关于VHDL数据类型,正确的是()。MAXPLUSII中编译VHDL源程序时要求()。1987标准的VHDL语言对大小写是()。MAXPLUSII不支持的输入方式是()。下面哪一个是VHDL中的波形编辑文件的后缀名()。以下对于进程PROCESS
- 下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程:()。对于信号和变量的说法,哪一个是不正确的:()。原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试#
原理图/HDL文本输入→适配→综合→功能仿真→编
- 关键字ARCHITECTURE定义的是。EPF10K20TC144-4具有多少个管脚()。大规模可编程器件主要有FPGA、CPLD两类,其中CPLD通过()实现其逻辑功能。结构体#
进程
实体
配置144个#
84个
15个
不确定可编程乘积项逻辑#
查找
- 描述项目具有逻辑功能的是()。关于1987标准的VHDL语言中,标识符描述正确的是()。不属于顺序语句的是()。下列语句中,不属于并行语句的是:()。在VHDL中()不能将信息带出对它定义的当前设计单元。实体
结构
- 个项目的输入输出端口是定义在()。VHDL运算符优先级的说法正确的是()。正确给变量X赋值的语句是()。EDA的中文含义是()。EPF10K20TC144-4具有多少个管脚()。下列语句中,不属于并行语句的是:()。VHDL常用
- MAX+PLUSII的设计文件不能直接保存在()。对于信号和变量的说法,哪一个是不正确的:()。在VHDL中,语句”FORIIN0TO7LOOP”定义循环次数为()次。硬盘
根目录#
文件夹
工程目录信号用于作为进程中局部数据存储单元#
- 描述项目具有逻辑功能的是()。变量和信号的描述正确的是()。在VHDL的CASE语句中,条件句中的“=>”不是操作符号,它只相当与()作用。实体
结构体#
配置
进程变量赋值号是:=#
信号赋值号是:=
变量赋值号是<
- 关于1987标准的VHDL语言中,标识符描述正确的是()。关于EDA技术的设计流程,下列顺序正确的是()必须以英文字母开头#
可以使用汉字开头
可以使用数字开头
任何字符都可以原理图/HDL文本输入→功能仿真→综合→适配→编
- 变量和信号的描述正确的是()。不属于顺序语句的是()。对于信号和变量的说法,哪一个是不正确的:()。下面哪一个可以用作VHDL中的合法的实体名()。下面哪一个是VHDL中的波形编辑文件的后缀名()。在MAX+PLUSI
- 数据类型为std_logic_vector,能将硬件描述语言转换为硬件电路的重要工具软件称为。下列关于变量的说法正确的是()。下列标识符中,()是不合法的标识符。在VHD、L语言中,下列对进程(PROC、ESS)语句的语句结构及语
- 变量是局部量可以写在()。不属于顺序语句的是()。在VHDL中,一个设计实体可以拥有一个或多个()。执行QuartusII的()命令,可以对设计电路进行功能仿真或者时序仿真.实体中
进程中#
线粒体
种子体中IF语句
LOOP
- VHDL语言中信号定义的位置是()。下列关于变量的说法正确的是()。在元件例化语句中,用()符号实现名称映射,将例化元件端口声明语句中的信号与PORTMAP()中的信号名关联起来。在VHDL中,否则则是非法的。不完整的
- VHDL语言中变量定义的位置是()。使用STD_LOGIG_1164使用的数据类型时()。如果a=1,b=0,则逻辑表达式(aANDb)OR(NOTbANDa)的值是()。在VHDL中,含WAIT语句的进程PROCESS的括弧中()再加敏感信号,否则则是非法
- 符合1987VHDL标准的标识符是()。MAXPLUSII不支持的输入方式是()。下面哪一个可以用作VHDL中的合法的实体名()。A_2#
A+2
2A
22文本输入
原理图输入
波形输入
矢量输入#OR
VARIABLE
SIGNAL
OUT1#
- 1987标准的VHDL语言对大小写是()。在一个VHDL设计中Idata是一个信号,数据类型为std_logic_vector,试指出下面那个赋值语句是错误的。()。敏感的
只能用小写
只能用大写
不敏感#idata<=“00001111”
idata<=b”
- 关于1987标准的VHDL语言中,标识符描述正确的是()。下面哪一个是VHDL中的波形编辑文件的后缀名()。必须以英文字母开头#
可以使用汉字开头
可以使用数字开头
任何字符都可以gdf
scf#
sys
tdf
- 关键字ARCHITECTURE定义的是。下面数据中属于实数的是()。在VHDL中,PROCESS本身是()语句。在元件例化语句中,用()符号实现名称映射,将例化元件端口声明语句中的信号与PORTMAP()中的信号名关联起来。在设计输
- MAXPLUSII中编译VHDL源程序时要求()。下面数据中属于位矢量的是()。STD_LOGIG_1164中字符H定义的是()。电子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化),以及提高运行速度(即速度优化)下列方
- 描述项目具有逻辑功能的是()。可以不必声明而直接引用的数据类型是()。STD_LOGIG_1164中定义的高阻是字符()。在VHDL中,语句”FORIIN0TO7LOOP”定义循环次数为()次。QuartusII的设计文件不能直接保存在()。实
- 个项目的输入输出端口是定义在()。MAXPLUSII中编译VHDL源程序时要求()。VHDL语言共支持四种常用库,其中哪种库是用户的VHDL设计现行工作库()。实体中#
结构体中
任何位置
进程体文件名和实体可不同名
文件名和