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- 在EDA工具中,能完成在目标系统器件上布局布线软件称为()。下列关于信号的说法不正确的是()。仿真器
综合器
适配器#
下载器信号相当于器件内部的一个数据暂存节点。
信号的端口模式不必定义,它的数据既可以流进,
- 可以不必声明而直接引用的数据类型是()。下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程:()。在VHDL中,含WAIT语句的进程PROCESS的括弧中()再加敏感信号,否则则是非法的。在EDA工具中,能完成在目标系统
- 变量和信号的描述正确的是()。以下对于进程PROCESS的说法,正确的是:()。下列状态机的状态编码,方式有“输出速度快、难以有效控制非法状态出现”这个特点。()变量赋值号是:=#
信号赋值号是:=
变量赋值号是<
- 下列标识符中,()是不合法的标识符。State0
9moon#
Not_Ack_0
signal
- 个项目的输入输出端口是定义在()。描述项目具有逻辑功能的是()。正确给变量X赋值的语句是()。下面哪一个可以用作VHDL中的合法的实体名()。在VHDL中,应该使用()符号。IP核在EDA技术和开发中占有很重要的地
- 对于信号和变量的说法,哪一个是不正确的:()。()在EDA工具中,能将硬件描述语言转换为硬件电路的重要工具软件称为。在VHDL中,一个设计实体可以拥有一个或多个()。信号用于作为进程中局部数据存储单元#
变量的赋
- 个项目的输入输出端口是定义在()。在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是()。综合是EDA设计流程的关键步骤,综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的
- 以下关于状态机的描述中正确的是()()在EDA工具中,能将硬件描述语言转换为硬件电路的重要工具软件称为。下面哪一个可以用作VHDL中的合法的实体名()。在VHDL中,可以用语句()表示检测clock下降沿。在VHDL的FOR_
- 以下关于信号和变量的描述中错误的是()关于VHDL数据类型,正确的是()。大规模可编程器件主要有FPGA、CPLD两类,其中CPLD通过()实现其逻辑功能。下列关于信号的说法不正确的是()。QuartusII的设计文件不能直接
- 以下器件中属于Xilinx公司生产的是()VHDL语言中变量定义的位置是()。变量和信号的描述正确的是()。在VHDL的FOR_LOOP语句中的循环变量是一个临时变量,()事先声明。在VHDL中,PROCESS结构内部是由()语句组成
- 执行QuartusII的()命令,可以对设计电路进行功能仿真或者时序仿真.个项目的输入输出端口是定义在()。VHDL语言中信号定义的位置是()。下面数据中属于实数的是()。使用STD_LOGIG_1164使用的数据类型时()。VH
- 仿真是对电路设计的一种()检测方法.在一个VHDL设计中idata是一个信号,数据类型为integer,数据范围0to127,下面哪个赋值语句是正确的。()。在VHDL中,含WAIT语句的进程PROCESS的括弧中()再加敏感信号,否则则是非
- 在QuartusII集成环境下为图形文件产生一个元件符号的主要用途是()可以不必声明而直接引用的数据类型是()。VHDL运算符优先级的说法正确的是()。下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程:()。在V
- 使用QuartusII工具软件建立仿真文件,应采用()方式.符合1987VHDL标准的标识符是()。可以不必声明而直接引用的数据类型是()。下面哪一个是VHDL中的波形编辑文件的后缀名()。在元件例化语句中,用()符号实现
- 建立设计项目的菜单是()对于信号和变量的说法,哪一个是不正确的:()。嵌套的IF语句,其综合结果可实现()。对利用原理图输入设计方法进行数字电路系统设计,下面说法是不正确的()使用QuartusII工具软件建立仿真
- QuartusII的设计文件不能直接保存在()。VHDL中,为目标变量赋值符号是()。系统默认路径
硬盘根目录#
项目文件夹
用户自定义工程目录=:
=
<=
:=#
- 对利用原理图输入设计方法进行数字电路系统设计,下面说法是不正确的()1987标准的VHDL语言对大小写是()。MAXPLUSII不支持的输入方式是()。下列语句中,不属于并行语句的是:()。在VHDL中,语句”FORIIN0TO7LOOP”
- 哪一种说法是正确的()。伸舌偏右,伴右侧舌肌萎缩
伸舌偏左,伴左侧舌现萎缩#
伸舌偏左,无舌肌萎缩,有肌纤维震颤
伸舌偏右,无舌肌萎缩,伴左侧舌感觉减迟OR
VARIABLE
SIGNAL
OUT1#信号
常量
数据
变量#变量赋值
信号
- 关于EDA技术的设计流程,下列顺序正确的是()不属于顺序语句的是()。MAXPLUSII中原理图的后缀是()。在VHDL中,为定义的信号赋初值,应该使用()符号。基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿
- 嵌套的IF语句,其综合结果可实现()。使用STD_LOGIG_1164使用的数据类型时()。下面哪一个可以用作VHDL中的合法的实体名()。下列关于变量的说法正确的是()。状态机编码方式中,其中()占用触发器较多,但其简单
- IP核在EDA技术和开发中具有十分重要的地位;提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路的IP核为()。1987标准的VHDL语言对大小写是()。STD_LOGIG_1164中定义的高阻是字符()。如果a=
- 下列关于信号的说法不正确的是()。在VHDL中,PROCESS结构内部是由()语句组成的。信号相当于器件内部的一个数据暂存节点。
信号的端口模式不必定义,它的数据既可以流进,也可以流出。
在同一进程中,对一个信号多次
- 综合是EDA设计流程的关键步骤,综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中()是错误的。下面对利用原理图输入设计方法进行数字电路系统设计,哪一种说法是正确的()。下列4个
- 下列4个VHDL标识符中正确的是:()。以下对于进程PROCESS的说法,正确的是:()。下面对利用原理图输入设计方法进行数字电路系统设计,哪一种说法是正确的()。A、10#128#
B、16#E#E1#
C、74HC124
D、X_16进程之间
- VHDL语言共支持四种常用库,其中哪种库是用户的VHDL设计现行工作库()。变量和信号的描述正确的是()。可以不必声明而直接引用的数据类型是()。不属于顺序语句的是()。MAX+PLUSII的设计文件不能直接保存在()
- 下列状态机的状态编码,方式有“输出速度快、难以有效控制非法状态出现”这个特点。()1987标准的VHDL语言对大小写是()。在VHDL中,可以用语句()表示检测clock下降沿。下面既是并行语句又是串行语句的是()。电子
- 在VHDL语言中,下列对进程(PROCESS)语句的语句结构及语法规则的描述中,不正确的是()。STD_LOGIG_1164中定义的高阻是字符()。在一个VHDL设计中Idata是一个信号,数据类型为std_logic_vector,试指出下面那个赋值语
- MAXPLUSII中编译VHDL源程序时要求()。在元件例化语句中,用()符号实现名称映射,将例化元件端口声明语句中的信号与PORTMAP()中的信号名关联起来。文件名和实体可不同名
文件名和实体名无关
文件名和实体名要相同
- 在VHDL中,可以用语句()表示检测clock下降沿。IP核在EDA技术和开发中具有十分重要的地位提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路的IP核为()。clock’event
clock’eventandclock=’1’
- STD_LOGIG_1164中定义的高阻是字符()。STD_LOGIG_1164中字符H定义的是()。VHDL运算符优先级的说法正确的是()。在VHDL中,含WAIT语句的进程PROCESS的括弧中()再加敏感信号,否则则是非法的。基于VHDL设计的仿真
- 能将硬件描述语言转换为硬件电路的重要工具软件称为。VHDL中,一个设计实体可以拥有一个或多个()。IP核在EDA技术和开发中具有十分重要的地位提供用VHDL等硬件描述语言描述的功能块,()是错误的。在VHD、L语言中,对
- IP核在EDA技术和开发中具有十分重要的地位,IP分软IP、固IP、硬IP;下列所描述的IP核中,对于固IP的正确描述为().STD_LOGIG_1164中定义的高阻是字符()。正确给变量X赋值的语句是()。对于信号和变量的说法,哪一个
- 下面对利用原理图输入设计方法进行数字电路系统设计,哪一种说法是正确的()。VHDL语言中变量定义的位置是()。使用STD_LOGIG_1164使用的数据类型时()。下面哪一个是VHDL中的波形编辑文件的后缀名()。VHDL常用
- VHDL语言中信号定义的位置是()。基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种,按照自顶向下的设计流程,其先后顺序应该是()。实体中任何位置
实体中特定位置
结构体中任何
- 下面数据中属于位矢量的是()。4.2
3
‘1’
“11011”#
- 描述项目具有逻辑功能的是()。符合1987VHDL标准的标识符是()。STD_LOGIG_1164中定义的高阻是字符()。MAX+PLUSII的设计文件不能直接保存在()。下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程:()。在
- 个项目的输入输出端口是定义在()。IP核在EDA技术和开发中占有很重要的地位,提供VHD、L硬件描述语言功能块,但不涉及实现该功能模块的具体电路的IP核为()。使用QuartusII工具软件建立仿真文件,应采用()方式.实
- 基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种,按照自顶向下的设计流程,其先后顺序应该是()。关于1987标准的VHDL语言中,标识符描述正确的是()。()在EDA工具中,能将硬件
- 大规模可编程器件主要有FPGA、CPLD两类,下列对CPLD结构与工作原理的描述中,正确的是()。MAXPLUSII中编译VHDL源程序时要求()。符合1987VHDL标准的标识符是()。以下对于进程PROCESS的说法,正确的是:()。CPLD
- 在VHD、L语言中,下列对进程(PROC、ESS)语句的语句结构及语法规则的描述中,不正确的是()在一个VHDL设计中Idata是一个信号,数据类型为std_logic_vector,试指出下面那个赋值语句是错误的。()。在VHDL的CASE语句中