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- 符合1987VHDL标准的标识符是()。正确给变量X赋值的语句是()。下列关于CASE语句的说法不正确的是()。在VHDL语言中,下列对进程(PROCESS)语句的语句结构及语法规则的描述中,不正确的是()。A_2#
A+2
2A
22X<
- QuartusII的设计文件不能直接保存在()。执行QuartusII的()命令,可以对设计电路进行功能仿真或者时序仿真.系统默认路径
硬盘根目录#
项目文件夹
用户自定义工程目录CreateDefaultSymbol
StartSimulation#
Compil
- MAXPLUSII中编译VHDL源程序时要求()。下面哪一个可以用作VHDL中的合法的实体名()。下面哪一个是VHDL中的波形编辑文件的后缀名()。下面既是并行语句又是串行语句的是()。下列4个VHDL标识符中正确的是:()。
- 对于信号和变量的说法,哪一个是不正确的:()。关于EDA技术的设计流程,下列顺序正确的是()信号用于作为进程中局部数据存储单元#
变量的赋值是立即完成的
信号在整个结构体内的任何地方都能适用
变量和信号的赋值
- IP核在EDA技术和开发中具有十分重要的地位提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路的IP核为()。软IP#
固IP
硬IP
全对
- 1987标准的VHDL语言对大小写是()。对于信号和变量的说法,哪一个是不正确的:()。状态机编码方式中,其中()占用触发器较多,但其简单的编码方式可减少状态译码组合逻辑资源,且易于控制非法状态。下列4个VHDL标识
- 关于1987标准的VHDL语言中,标识符描述正确的是()。变量是局部量可以写在()。正确给变量X赋值的语句是()。在VHDL中,方式有“输出速度快、难以有效控制非法状态出现”这个特点。()综合是EDA设计流程的关键步骤,
- 综合是EDA设计流程的关键步骤,在下面对综合的描述中,()是错误的。在VHD、L中用()来把特定的结构体关联一个确定的实体,需要对综合加以约束,将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射
- VHDL语言中信号定义的位置是()。MAXPLUSII不支持的输入方式是()。嵌套的IF语句,其综合结果可实现()。实体中任何位置
实体中特定位置
结构体中任何位置
结构体中特定位置#文本输入
原理图输入
波形输入
矢量输
- 使用STD_LOGIG_1164使用的数据类型时()。EPF10K20TC144-4具有多少个管脚()。在VHDL中,一个设计实体可以拥有一个或多个()。对利用原理图输入设计方法进行数字电路系统设计,下面说法是不正确的()可以直接调用
- 在EDA工具中,能完成在目标系统器件上布局布线软件称为()。电子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化),以及提高运行速度(即速度优化)下列方法中()不属于面积优化。仿真器
综合器
适配器#
- 关于VHDL数据类型,正确的是()。可以不必声明而直接引用的数据类型是()。不属于顺序语句的是()。正确给变量X赋值的语句是()。MAX+PLUSII的设计文件不能直接保存在()。下列那个流程是正确的基于EDA软件的FPG
- MAX+PLUSII的设计文件不能直接保存在()。下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程:()。在VHDL中,可以用语句()表示检测clock下降沿。下列关于信号的说法不正确的是()。硬盘
根目录#
文件夹
工程
- 数据类型为integer,数据范围0to127,下面哪个赋值语句是正确的。()。在VHDL中,可以用语句()表示检测clock下降沿。在VHDL中,在下面对综合的描述中,()是错误的。144个#
84个
15个
不确定idata:=32
idata<=16#
- 在VHDL中,PROCESS本身是()语句。顺序
顺序和并行
并行#
任何
- 描述项目具有逻辑功能的是()。变量是局部量可以写在()。MAXPLUSII中原理图的后缀是()。IP核在EDA技术和开发中具有十分重要的地位;提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路的IP
- 在VHDL中()不能将信息带出对它定义的当前设计单元。信号
常量
数据
变量#
- 正确的是()。STD_LOGIG_1164中字符H定义的是()。EDA的中文含义是()。下列标识符中,()是不合法的标识符。下列关于信号的说法不正确的是()。综合是EDA设计流程的关键步骤,但不涉及实现该功能块的具体电路的I
- 符合1987VHDL标准的标识符是()。在VHDL的FOR_LOOP语句中的循环变量是一个临时变量,属于LOOP语句的局部量,()事先声明。状态机编码方式中,其中()占用触发器较多,但其简单的编码方式可减少状态译码组合逻辑资源,
- 不属于顺序语句的是()。EDA的中文含义是()。MAXPLUSII不支持的输入方式是()。电子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化)及提高运行速度(即速度优化),下列方法()不属于面积优化。在VH
- 如果a=1,b=1,则逻辑表达式(aXORb)OR(NOTbANDa)的值是()。MAXPLUSII中原理图的后缀是()。在VHDL中,一个设计实体可以拥有一个或多个()。在VHD、L中用()来把特定的结构体关联一个确定的实体,为一个大型系统
- 电子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化)及提高运行速度(即速度优化),下列方法()不属于面积优化。下列状态机的状态编码,方式有“输出速度快、难以有效控制非法状态出现”这个特点。()A、
- 在设计输入完成后,应立即对设计文件进行()。综合是EDA设计流程的关键步骤,综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中()是错误的。A.编辑B.编译C.功能仿真D.时序仿真综合
- EDA的中文含义是()。IP核在EDA技术和开发中占有很重要的地位,提供VHD、L硬件描述语言功能块,但不涉及实现该功能模块的具体电路的IP核为()。电子设计自动化#
计算机辅助计算
计算机辅助教学
计算机辅助制造A、硬
- 符合1987VHDL标准的标识符是()。在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是()。A_2#
A+2
2A
22综合
编译
仿真
被高层次电路设计调用#
- 描述项目具有逻辑功能的是()。VHDL语言中变量定义的位置是()。STD_LOGIG_1164中字符H定义的是()。MAXPLUSII不支持的输入方式是()。对于信号和变量的说法,可以用语句()表示检测clock下降沿。在VHD、L语言中
- 在VHDL中,PROCESS本身是()语句。在VHDL中,含WAIT语句的进程PROCESS的括弧中()再加敏感信号,否则则是非法的。在VHD、L语言中,下列对进程(PROC、ESS)语句的语句结构及语法规则的描述中,不正确的是()关于EDA技
- 在EDA工具中,能完成在目标系统器件上布局布线软件称为()。下面既是并行语句又是串行语句的是()。仿真器
综合器
适配器#
下载器变量赋值
信号赋值
PROCESS语句#
WHEN…ELSE语句
- EPF10K20TC144-4具有多少个管脚()。在一个VHDL设计中Idata是一个信号,试指出下面那个赋值语句是错误的。()。下列关于CASE语句的说法不正确的是()。在VHDL的FOR_LOOP语句中的循环变量是一个临时变量,不正确的是
- 如果a=1,b=1,则逻辑表达式(aXORb)OR(NOTbANDa)的值是()。0#
1
2
不确定
- 在VHDL的FOR_LOOP语句中的循环变量是一个临时变量,属于LOOP语句的局部量,()事先声明。在VHDL中,PROCESS本身是()语句。在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是()。以下对于进程PROCESS
- 关于VHDL数据类型,正确的是()。下面哪一个可以用作VHDL中的合法的实体名()。不完整的IF语句,其综合结果可实现()。电子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化)及提高运行速度(即速度优化
- 关于1987标准的VHDL语言中,标识符描述正确的是()。综合是EDA设计流程的关键步骤,综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中()是错误的。必须以英文字母开头#
可以使用汉
- 如果a=1,否则则是非法的。在EDA工具中,其综合结果可实现()。左侧舌下神经周围性瘫痪表现为()。对利用原理图输入设计方法进行数字电路系统设计,下面说法是不正确的()0#
1
2
不确定仿真器
综合器#
适配器
下载器
- MAXPLUSII中原理图的后缀是()。下列关于信号的说法不正确的是()。综合是EDA设计流程的关键步骤,综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中()是错误的。DOC
GDF#
BMP
JI
- 个项目的输入输出端口是定义在()。不属于顺序语句的是()。在VHDL中,语句”FORIIN0TO7LOOP”定义循环次数为()次。在VHDL中,一个设计实体可以拥有一个或多个()。实体中#
结构体中
任何位置
进程体IF语句
LOOP语
- 则逻辑表达式(aANDb)OR(NOTbANDa)的值是()。在一个VHDL设计中idata是一个信号,数据范围0to127,条件句中的“=>”不是操作符号,它只相当与()作用。下面哪一个可以用作VHDL中的合法的实体名()。下列关于变量
- 下面数据中属于位矢量的是()。VHDL常用的库是()。下面既是并行语句又是串行语句的是()。4.2
3
‘1’
“11011”#IEEE#
STD
WORK
PACKAGE变量赋值
信号赋值
PROCESS语句#
WHEN…ELSE语句
- 在VHDL的FOR_LOOP语句中的循环变量是一个临时变量,属于LOOP语句的局部量,()事先声明。IP核在EDA技术和开发中具有十分重要的地位,IP分软IP、固IP、硬IP;下列所描述的IP核中,对于固IP的正确描述为().必须
不必#
- 1987标准的VHDL语言对大小写是()。下面数据中属于实数的是()。可以不必声明而直接引用的数据类型是()。在VHDL中,PROCESS结构内部是由()语句组成的。在元件例化语句中,用()符号实现名称映射,将例化元件端口