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- 欲把一脉冲信号延迟8个TCP后愉出,宜采用（）电路。在对频率稳定性要求高的场合,普遍采用（）振荡器。单稳态触发器可用来（）。数字系统中,能实现定时功能的电路是（）。在公式法化简逻辑函数时常用（）。计数器
分频
- 用集成计数器设计n进制计数器时,不宜采用（）方法。所谓三极管工作在倒置状态,是指三极管（）。常用的A/D转换电路是（）A/D转换器。置最小数
反馈复位
反馈预置
时钟禁止#A.发射结正偏置,集电结反偏置B.发射结正偏置
- 每经十个CP脉冲状态循环一次的计数电路,知其有效状态中的最大数为1100,则欠妥的描述是（）。若一个10位二进制D／A转换器的满刻度输出电压为Vomax＝10.23V,当输入D=（1100000010）2时,输出电压为（）V。可檫除的可编
- 不属于A／D转换器电路组成部分的电路是（）。已知一个8位二进制D／A转换器的输出阶梯电压Vo=0.02V,则它的最大输出电压为（）V。同步触发器只有在同步信号到达时才按输入信号改变状态,通常把这个同步信号叫（）。取样
- 在系统可编是指：对位于（）的可编程逻辑器件进行编程。用高电平为输出有效的译码器实现组合逻辑电路时,还需要（）。用户电路板#
特制的电路板
编程器
专用编程器A.与非门B.或非门C.与门D.或门
- 三极管开关电路中,影响开关速度的主要囚素是（）。根据逻辑功能的不同,触发器可分为RS触发器、（）。以下关于双拍和单拍接收寄存器的说法错误的是（）。逐次逼近型A/D转换器由（）和时钟信号等几部分组成。ISP-PLD器
- 用集成计数器设计n进制计数器时,不宜采用（）方法。在组合逻辑电路的常用设计方法中,可以用（）来表示逻辑抽象的结果。TTL电路在正逻辑系统中,以下各种输入中（）相当于输入逻辑“1”。下列逻辑电路中为时序逻辑电路的
- 10,10,10,10,10）#
（3,10,3,10,10,且定时精度高。D.555的最大输出电流达200mA
- TTL门电路的开门电阻的典型值为（）。不属于CMOS逻辑电路优点的提法是（）。A.3kΩB.2kΩC.700ΩD.300ΩA.输出高低电平理想B.电源适用范围宽C.抗干扰能力强D.电流驱动能力强
- （）的功耗是最小的。已知Q3Q2Q1Q0是同步十进制计数器的触发器输出,则其周期和脉冲宽度是（）。用反馈复位法来改变由8位二进制加法计数器的模值,可以实现（）模值范围的计数器。8位移位寄存器,串行输入时经（）个脉
- TTL与非门阀值电压UT的典型值是（）。能实现从多个输入端中选出一路作为输出的电路称为（）。分立元件门电路由（）等元件组成。集成电路的外部特性包括电路的逻辑功能和电气特性,其中电气特性主包括（）。下列对组合
- 在（）输入情况下,“与非”运算的结果是逻辑0。一个无符号4位权电阻DAC,最低位处的电阻为40KΩ,则最高位处电阻为（）。集成触发器有（）3种结构。A.全部输入是0B.任一输入是0C.仅一输入是0D.全部输入是1A.4KΩB.5KΩC.10K
- 由3级触发器构成的环型和扭环型计数器的计数模值依次为（）。PLD（可编程逻辑器件）属于（）电路。A.8和8B.6和3C.6和8D.3和6A.非用户定制B.全用户定制C.半用户定制D.自动生成
- 与4位串行进位加法器比较,使用超前进位全加器的目的是（）。半导体中有两种载流子,分别是（）。PLD（可编程逻辑器件）属于（）电路。可编程（与、或阵列皆可编程）的可编程逻辑器件有（）。对数字信号描述正确的有（
- TIL与非门输入短路电流IIS的参数规范值是（）。TTL与非门高电平输入电流IIH的参数规范值是（）。某逻辑电路由一个功能块电路组成．整体电路的逻辑功能与这个功能块原来的逻辑功能（）。只考虑本位数而不考虑低位来的
- 从电路结构上看,时序电路必须含有（）。数字系统中,常用（）电路．将输入脉冲信号变为等幅等宽的脉冲信号。双积分A／D转换器转换时间大约在（）的范围内。如果晶体三极管的（）,则该管工作于饱和区。用8级触发器可以
- 时序电路的逻辑功能不能单由（）来描述。可重复编程的可编程器件有（）。下列哪类触发器每有空翻现象（）。A.时钟方程B.状态方程C.状态转换表D.状态转换图#A.PALB.GALC.PROMD.PLAA.同步R-S触发器B.主从R-S触发器C.维
- 与4位串行进位加法器比较,使用超前进位全加器的目的是（）。一个无符号10位数字输入的DAC,其输出电平的级数为（）。描述触发器的逻辑功能的方法有（）。完成自动加法进位
完成4位加法
提高运算速度#
完成4位串行加法
- 555构成的多谐振荡器电路中、当R1=R2时,欲使输出占空比约为50％,最简单的办法是（）。七段译码器74LS47的输入是4位（）,输出是七段反码。在组合逻辑电路中竞争不一定带来冒险,我们根据逻辑电路的输出是否产生错误可
- 在（）端加可变电压,可使555多谐振蔼器输出调频波。集电极开路门的英文缩写为OC门,工作时必须外加（）。下列器件中,（）属于组合逻辑电路。A.OUTB.RDC.C—UD.GNDA.电源B.负载C.驱动电路D.下拉电阻#A.触发器B.计数器C.
- 改变（）值,不会改变555构成的多谐振荡器电路的振荡频率。同步RS触发器的两个输入信号RS为00,要使它的输出从0变成1,它的RS应为（）。以下电路中不能用于总线应用的有（）。下列触发器具有约束条件的是（）。A.电源VC
- 555构成的多谐振荡器中,还可通过改变（）端电压值使振荡周期改变。二极管或门的两输入信号AB＝（）时,输出为低电平。构成模值为256的二进制计数器,需要（）级触发器。三极管作为开关使用时,要提高开关速度,可（）。
- 555集成定时器构成的单稳态触发器,其暂态时间tw＝（）。当发射结和集电结均正偏时,三极管工作在（）状态。如果触发器的次态仅取决于CP（）时输入信号的状态,就可以克服空翻。边沿式D触发器是一种（）稳态电路。组合
- 改变（）之值不会影响555构成单稳态触发器的定时时间tw。数字系统中,降低尖峰电流影响,所采取的措施是（）。一位8421BCD码计数器至少需要（）个触发器。PAL的结构是（）。下面对最小项性质的描述正确的是（）。集成
- 555集成定时器构成的施密特触发器,当电源电压为15V时,其回差电压⊿UT值为（）。处理（）的电子电路是数字电路。若4位同步二进制加法计数器当前的状态是0111,下一个输入时钟脉冲后,其内容为（）。常用的D／A转换电路是
- 在对频率稳定性要求高的场合,普遍采用（）振荡器。组合逻辑电路的设计过程除了逻辑抽象还包含（）既克服了空翻问题,又无一次变化问题的常用集成触发器有（）。A.双门RCB.三门RC环形C.555构成D.石英晶体A.根据给定的
- 在环形振荡器中,为了降低振荡频率,通常在环形通道中串入（）。555集成定时器构成的施密特触发器,当电源电压为15V时,其回差电压⊿UT值为（）。若4位同步二进制加法计数器当前的状态是0111,下一个输入时钟脉冲后,其内容
- 门电路与RC元件构成的多谐振踌器电路中,随着电容C充电,放电,受控门的输入电压uI随之上升、下降,当uI达到（）时,电路状态迅速跃变。取样—保持器按一定取样周期把时域上连续变化的信号变为时域上（）信号。边沿式D触发
- 顺序加工控制系统的控制时序可用（）电路实现。在8位D／A转换器中,其分辨率是（）。PLD开发系统不需要（）。在权电阻型D/A转换器中（）。分立元件门电路于集成门电路相比具有哪些缺点。（）以下各电路中,（）是无稳
- 为了检测周期性复现的脉冲列中是否丢失脉冲或停止输出脉冲,可用（）电路。数字系统中,能自行产生矩形波的电路是（）。若双积分A／D转换器第一次积分时间T1取20ms的整倍数,它便具有（）的优点。为实现数据传输的总线
- TTL集成单稳态电路的暂稳态时间tw为（）。将幅值上、时间上离散的阶梯电平统一归并到最邻近的指定电平的过程称为（）。下列元件具有开关特性的是（）。按集成度的不同可以把集成电路分为（）,同步T触发器具有（）功
- 欲增加集成单稳电路的延迟时间tw,可以（）。主从JK触发器是（）。当集成维持—阻塞D型触发器的异步置0端RD＝0时,则触发器的次态（）。组合电路逻辑功能的表示方法有（）。双极性555和CMOS型555的制作工艺和流程不同,
- TTL与非门构成的单稳态电路中,其定时元件R应满足（）条件。在系统可编是指：对位于（）的可编程逻辑器件进行编程。用来判断电路全部输入中“1”的个数奇偶性的电路称为（）。如需要判断两个二进制数的大小或相等,可以
- 欲在一串幅度不等的脉冲信号中,剔除幅度不够大的脉冲,可用（）电路。欲增加集成单稳电路的延迟时间tw,可以（）。555定时器可以组成（）。A/D转换器中用采用（）来描述转换精度。施密特触发器#
单稳态触发器
多谐振荡
- 若将输入脉冲信号延迟一段时间后输出,应用（）电路。5级最大长度移存型计数器的产生的序列信号的序列长度是（）。8位移位寄存器,串行输入时经（）个脉冲后,8位数码全部移入寄存器中。三极管开关电路的可靠工作条件是
- 数字系统中,能实现精确定时的电路是（）。两模数分别为M1和M2的计数器串接而构成的计数器,其总模数为（）。在系统可编是指：对位于（）的可编程逻辑器件进行编程。下列TTL非门输入端的接法为高电平的是（）。脉冲整
- 利用门电路的传输时间,可以把（）个与非门首尾相接,组成多谐振荡器。555定时器不可以组成（）。下面对最小项性质的描述正确的是（）。A.8B.7C.6D.4A.多谐振荡器B.单稳态触发器C.施密特触发器D.JK触发器A.任意两个最
- 要对—用户电路板上的3片在系统可编程芯片编程,你认为最好的方法是（）。10位二进制A/D转换器的分辨率是（）。PLA是指（）。一个无符号8位数字量输入的DAC,其分辨率为（）位。组合逻辑电路的设计过程除了逻辑抽象还包
- 征用下列土地,须报经国务院批准（）二极管或门的两输入信号AB＝（）时,输出为低电平。组合电路设计的结果一般是要得到（）。每经十个CP脉冲状态循环一次的计数电路,知其有效状态中的最大数为1100,则欠妥的描述是（）
- 在下列触发器中,有约束条件的是（）。在用卡诺图化简逻辑函数时,画圈是很关键的一步,下面对画圈规则描述正确的是（）。A.主从JK触发器B.主从D触发器C.同步RS触发器D.边沿D触发器A.“1”格允许被一个以上的圈所包围。B.
川公网安备 51012202001360号