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- 在用数据选择器设计逻辑电路时,如果要求输入变量的个数m大于数据选择器的地址端个数n时,常用什么方法解决。（）下列触发器具有约束条件的是（）。A.级连法B.扩展法C.降维法D.重新选择器件,使m＝n同步DC触发器
同步RS
- 石英晶体多谐振荡器的主要优点是（）。可以用来暂时存放数据的器件是（）。下面对与门的功能描述正确的是（）。下列逻辑电路中为时序逻辑电路的是（）。一位8421BCD码计数器至少需要（）个触发器。将幅值上、时间上
- 用反馈复位法来改变由8位十进制加法计数器的模值,可以实现（）模值范围的计数器。在设计过程中,逻辑函数化简的目的是（）。高密度可编程逻辑器件中具有硬件加密功能的器件是（）。输出端可直接连在一起实现“线与”逻
- 异步计数器设计时,比同步计数器设计多增加的设计步骤是（）。主从JK触发器Q的状态是在时钟脉冲CP（）发生变化。CMOS数字集成电路与TTL数字集成电路相比突出的优点是（）。与TTL电路相比,CMOS电路的特点是（）利用单
- 用反馈复位法来改变由8位二进制加法计数器的模值,可以实现（）模值范围的计数器。二极管或门的两输入信号AB＝（）时,输出为低电平。如要将一个最大幅度为5.1V的模拟信号转换为数字信号,要求输入每变化20mV,输出信号
- 能够比较方便构成顺序脉冲信号发生器的电路是（）。顺序加工控制系统的控制时序可用（）电路实现。取样—保持器按一定取样周期把时域上连续变化的信号变为时域上（）信号。在各种显示器件中,（）的功耗是最小的。单极
- 5级最大长度移存型计数器的产生的序列信号的序列长度是（）。七段译码器74LS47的输入是4位（）,输出是七段反码。时序电路的逻辑功能不能单由（）来描述。半导体中有两种载流子,分别是（）。用卡诺图化简逻辑函数的步
- 可以用来暂时存放数据的器件是（）。以下各电路中,（）可以产生脉冲定时。下列TTL非门输入端的接法为低电平的是（）。普通型GAL器件采用（）结构。GAL的输出电路属于（）。A.计数器B.寄存器C.全加器D.序列信号检测器
- 在下列器件中,不属于时序逻辑电路的是（）。TTL集成单稳态电路的暂稳态时间tw为（）。与倒T形电阻网络DAC相比,权电流网络D／A转换器的要优点是消除了（）对转换精度的影响。不存在约束条件的触发器是（）。A.计数器B
- 在下列功能表示方法中,不适合用于时序逻辑电路功能表示方法的是（）。能实现从多个输入端中选出一路作为输出的电路称为（）。把代码的特定含义翻译出来的过程称为（）。5级最大长度移存型计数器的产生的序列信号的序
- 改变（）值,不会改变555构成的多谐振荡器电路的振荡频率。HDPLD比较适合用在以（）的数字系统。在设计同步时序电路时,检查到不能自行启动时,则（）。若一个10位二进制A／D转换器的基准电压VREF＝—10.24V,则当输入为2
- CMOS系列产品中,工作速度低于74系列TTL的是（）系列。计数器的种类繁多,按编码可分为（）。下列器件属于移位寄存器的是（）下列属于时序逻辑电路的是（）。在逻辑代数中,下列推断错误的是（）。74HC
74HCT
54HC
4000
- 下列表达式符合与运算的逻辑规律是（）。卡诺图的特点是（）。A.0·0＝0B.0·1＝0C.1·0＝0D.1·1＝1#卡诺图中的方块数等于最小项总数,既等于2n（n为变量数）#
变量取值不能按二进制数的顺序排列,必须按循环码排列。#
卡
- 七段译码器74LS47的输入是4位（）,输出是七段反码。如要将一个最大幅度为9.99V的模拟信号转换为数字信号,要求ADC的分辨率小于10mV,最少应选用（）位ADC。下列元件具有开关特性的是（）。A.二进制码B.七段码C.七段反
- 若4位同步二进制加法计数器当前的状态是0111,下一个输入时钟脉冲后,其内容为（）。半导体数码管的每个显示线段都是由（）构成的。欲把不规则的输入波形变换为幅度与宽度都相同的矩形脉冲,应选择（）电路。PLD（可编
- 设计一个能存放8位二进制代码的寄存器,需要（）个触发器。HDPLD比较适合用在以（）的数字系统。组合逻辑电路分析步骤除了根据给定的逻辑图写出输出函数表达式还有（）。A.8B.4C.3D.2#A.复杂B.控制为主C.时序为主D.较
- 在设计同步时序电路时,检查到不能自行启动时,则（）。组合逻辑电路按照集成度可分为（）。将十进制数的10个数字0～9编成二进制代码的电路称为（）。既克服了空翻问题,又无一次变化问题的常用集成触发器有（）。每经
- 已知Q3Q2Q1Q0是同步十进制计数器的触发器输出,若以Q3作进位,则其周期和脉冲宽度是（）。门电路输人端对地所接电阻R≤ROF时．相当于此端（）。分立元件门电路由（）等元件组成。脉冲单元电路主要有（）。A.10个CP脉冲,
- 构成模值为256的二进制计数器,需要（）级触发器。半导体中有两种载流子,分别是（）。在设计同步时序电路时,检查到不能自行启动时,则（）。与TTL电路相比,CMOS电路的特点是（）555定时器可以组成（）。单稳态触发器的
- 由10级触发器构成的二进制计数器,其模值为（）。HDPLD比较适合用在以（）的数字系统。若双积分A／D转换器第一次积分时间T1取20ms的整倍数,它便具有（）的优点。可重复编程的可编程器件有（）。A/D转换器中用采用（）
- 由3级触发器构成的环型和扭环型计数器的计数模值依次为（）。主从JK触发器Q的状态是在时钟脉冲CP（）发生变化。下列哪一项不是组合逻辑电路消除竞争－冒险的方法（）。可编程（与、或阵列皆可编程）的可编程逻辑器件
- 当集成维持—阻塞D型触发器的异步置0端RD＝0时,则触发器的次态（）。欲得到频率稳定度高的矩形波,应选择（）电路。组合逻辑电路消除竞争冒险的方法有（）。数值比较器有哪几种输出结果。（）单稳态触发器是脉冲整形电
- 用8级触发器可以记忆（）种不同的状态。在二进制译码器中,若输入有4位代码,则输出有（）信号。常用的A/D转换电路是（）A/D转换器。集成触发器有（）3种结构。A/D转换器的转换误差包括（）。A.8B.16C.128D.256A.2个B.
- 维持—阻塞D触发器是（）。三极管开关电路中,则约束条件为（）。在下列A／D转换器类型中,转换速度最快的是（）转换器。一个触发器可记录一位二进制代码,其输出电平的级数为（）。A.下降沿触发B.上升沿触发C.高电平触
- 若JK触发器的原状态为0,欲在CP作用后仍保持为0状态,则激励函数JK的值应是（）。与4位串行进位加法器比较,使用超前进位全加器的目的是（）。555构成的多谐振荡器电路中、当R1=R2时,欲使输出占空比约为50％,最简单的办
- 已知R、S是与门构成的基本RS触发器的输入端,则约束条件为（）。不属于CMOS逻辑电路优点的提法是（）。在下列电路中,只有（）属于组合逻辑电路。TTL与非门由（）组成。一个逻辑函数以最大项之积表示的形式是唯一的,下
- 主从JK触发器是（）。欲增加集成单稳电路的延迟时间tw,可以（）。555集成定时器构成的单稳态触发器,其暂态时间tw＝（）。可重复编程的可编程器件有（）。A/D转换器一般由（）部分组成。A.在CP上升沿触发B.在CP下降沿
- 已知R、S是或非门构成的基本RS触发器的输入端,则约束条件为（）。若JK触发器的原状态为0,欲在CP作用后仍保持为0状态,则激励函数JK的值应是（）。10位二进制D／A转换器的分辨率是（）。一个倒T网络的10位D／A转换器的
- 半导体数码管的每个显示线段都是由（）构成的。二极管与门的两输入信号AB＝（）时,输出为高电平。TIL与非门输入短路电流IIS的参数规范值是（）。要对—用户电路板上的3片在系统可编程芯片编程,你认为最好的方法是（）
- 在各种显示器件中,（）的功耗是最小的。三态寄存器的（）信号无效时,寄存器输出为高阻状态。欲把一脉冲信号延迟8个TCP后愉出,宜采用（）电路。既考虑本位数又考虑低位来的进位的加法称为（）。用二进制码表示指定离
- 如需要判断两个二进制数的大小或相等,可以使用（）电路。征用下列土地,须报经国务院批准（）程序控制中,常用（）电路作定时器。根据逻辑功能的不同,触发器可分为RS触发器、（）。A.译码器B.编码器C.数据选择器D.数据
- 把代码的特定含义翻译出来的过程称为（）。在（）端加可变电压,可使555多谐振蔼器输出调频波。用低电平为输出有效的译码器实现组合逻辑电路时,还需要（）。用来判断电路全部输入中“1”的个数奇偶性的电路称为（）。数
- 既考虑本位数又考虑低位来的进位的加法称为（）。在下列电路中,只有（）属于组合逻辑电路。已知R、S是或非门构成的基本RS触发器的输入端,则约束条件为（）。A/D转换器一般由（）部分组成。A.全加B.半加C.全减D.半减#
- 用来判断电路全部输入中“1”的个数奇偶性的电路称为（）。改变（）值,不会改变555构成的多谐振荡器电路的振荡频率。用555定时器组成施密特触发器,当输入控制端CO外接10V电压时,回差电压为（）。一个无符号10位数字输
- 只考虑本位数而不考虑低位来的进位的加法称为（）。常用的A/D转换电路是（）A/D转换器。一个倒T网络的10位D／A转换器的最小输出电压为0．01V,则当D=（1100000100）2时,对应的输出电压Vo为（）V。下面对组合逻辑电路
- 只考虑本位数而不考虑低位来的进位的器件称为（）。不属于CMOS逻辑电路优点的提法是（）。下列逻辑电路中为时序逻辑电路的是（）。脉冲整形电路没有（）。三极管开关电路的可靠工作条件是（）。不存在约束条件的触发
- 能实现从多个输入端中选出一路作为输出的电路称为（）。硅开关二极管导通时的正向压降为（）。低密度可编程逻辑器件（PLD）通常集成规模小于（）门。A.触发器B.计数器C.数据选择器D.译码器0.5V
0.7V#
0.1V
0.3V100
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- 能完成两个l位二进制数相加并考虑到低位来的进位的器件称为（）。数字系统中,能自行产生矩形波的电路是（）。用来判断电路全部输入中“1”的个数奇偶性的电路称为（）。当集成维持—阻塞D型触发器的异步置0端RD＝0时,则
- 组合逻辑电路的竞争-冒险是由于（）引起的。标准TTL门开门电平Uon之值为（）。CMOS系列产品中,工作速度低于74系列TTL的是（）系列。TTL与非门构成的单稳态电路中,其定时元件R应满足（）条件。如需要判断两个二进制数
- 在组合逻辑电路的常用设计方法中,可以用（）来表示逻辑抽象的结果。用原码输出的译码器实现多辅出逻辑函数,需要增加若于个（）。PAL的结构是（）。三极管作为开关使用时,要提高开关速度,可（）。真值表#
状态表
状态
川公网安备 51012202001360号