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- 10—4线优先编码器允许同时输入（）路编码信号。利用2个74LSl38和1个非门,可以扩展得到1个（）线译码器。与4位串行进位加法器比较,使用超前进位全加器的目的是（）。基本置RS触发器的输入直接控制其输出状态,所以它不
- 电源电压VDD为10V的CMOS集成模拟开关可按通幅度为（）的信号。用集成计数器设计n进制计数器时,不宜采用（）方法。输出端可直接连在一起实现“线与”逻辑功能的门电路是（）。用PLA进行逻辑设计时,应将逻辑函数表达式变
- 如果把触发器的JK输入端接到一起,该触发器就转换成（）触发器。555构成的多谐振荡器电路中、当R1=R2时,欲使输出占空比约为50％,最简单的办法是（）。要对—用户电路板上的3片在系统可编程芯片编程,你认为最好的方法是
- 用原码输出的译码器实现多辅出逻辑函数,需要增加若于个（）。三态寄存器的（）信号无效时,寄存器输出为高阻状态。在下列A／D转换器类型中,转换速度最快的是（）转换器。在下列触发器中,有约束条件的是（）。在权电阻
- 某集成电路封装内集成有4个与非门,它们输出全为高电平时,测得5V电源端的电流为8mA,测得5v电源端的电流为16mA,该TTL与非门的功耗为（）mW。在TTL集成与非门中,以下各种输入中（）相当于输入逻辑“1”。可以改善三极管的
- 改变（）值,不会改变555构成的多谐振荡器电路的振荡频率。HDPLD比较适合用在以（）的数字系统。在设计同步时序电路时,检查到不能自行启动时,则（）。若一个10位二进制A／D转换器的基准电压VREF＝—10.24V,则当输入为2
- 为了检测周期性复现的脉冲列中是否丢失脉冲或停止输出脉冲,可用（）电路。在设计同步时序电路时,检查到不能自行启动时,则（）。常用的D／A转换电路是（）。把一个五进制计数器与一个四进制计数器串联可得到（）进制
- 用集成计数器设计n进制计数器时,不宜采用（）方法。在组合逻辑电路的常用设计方法中,可以用（）来表示逻辑抽象的结果。TTL电路在正逻辑系统中,以下各种输入中（）相当于输入逻辑“1”。下列逻辑电路中为时序逻辑电路的
- （）的功耗是最小的。已知Q3Q2Q1Q0是同步十进制计数器的触发器输出,则其周期和脉冲宽度是（）。用反馈复位法来改变由8位二进制加法计数器的模值,可以实现（）模值范围的计数器。8位移位寄存器,串行输入时经（）个脉
- 与4位串行进位加法器比较,使用超前进位全加器的目的是（）。半导体中有两种载流子,分别是（）。PLD（可编程逻辑器件）属于（）电路。可编程（与、或阵列皆可编程）的可编程逻辑器件有（）。对数字信号描述正确的有（
- 要对—用户电路板上的3片在系统可编程芯片编程,你认为最好的方法是（）。10位二进制A/D转换器的分辨率是（）。PLA是指（）。一个无符号8位数字量输入的DAC,其分辨率为（）位。组合逻辑电路的设计过程除了逻辑抽象还包
- 格雷码的优点是（）。低密度可编程逻辑器件（PLD）通常集成规模小于（）门。如要将一个最大幅度为9.99V的模拟信号转换为数字信号,要求ADC的分辨率小于10mV,最少应选用（）位ADC。若双积分A／D转换器第一次积分时间T1
- 在设计过程中,逻辑函数化简的目的是（）。七段译码器74LS47的输入是4位（）,输出是七段反码。PAL的结构是（）。可以改善三极管的开关特性和提高开关速度的途径有（）。在数字电路中,三极管工作在（）。BCD码是用于表
- 如要将一个最大幅度为5.1V的模拟信号转换为数字信号,要求输入每变化20mV,输出信号的最低位（LSB）发生变化,应选用（）位ADC用低电平为输出有效的译码器实现组合逻辑电路时,还需要（）。石英晶体多谐振荡器的主要优点
- 电源电压VDD为10V的CMOS集成模拟开关可按通幅度为（）的信号。主从JK触发器Q的状态是在时钟脉冲CP（）发生变化。与倒T形电阻网络DAC相比,权电流网络D／A转换器的要优点是消除了（）对转换精度的影响。用555定时器构
- 每经十个CP脉冲状态循环一次的计数电路,知其有效状态中的最大数为1100,则欠妥的描述是（）。用8级触发器可以记忆（）种不同的状态。在8位D／A转换器中,其分辨率是（）。一个触发器可记录一位二进制代码,它有（）个稳
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